Comprimento estourar é fixo BC4 e BL8, o seu comando "on the fly" e pode ser lido ou um comando de escrita é selecionada por A12 / pin BC.

RL representa a latência de leitura total, que é definido como aditivo Latência (AL) + CAS Latência (CL);

CAS latência é latência de leitura, os ciclos de clock internos entre um comando de leitura e uma saída de dados bit válidos;

Aditivo A latência é um período de incubação adicional, o seu papel é fazer com que o comando e barramento de dados mais eficaz, ou seja, comando de escrita, seguido por permitindo um comando válido ler ou;

CAS Escrever Latência (CWL) latência de gravação coluna é definida como os ciclos de relógio de escrita internos entre os comandos de entrada e um atraso de bit de dados válido, não SDRAM DDR3 não suporta latência meio ciclo, latência de gravação é o total de gravação Latência (WL) = Aditivo Latência (AL) + CAS

tDQSCK é a intersecção da hora do relógio diferencial para o cruzamento do strobe dados;

saída diferencial tQSH DQS é tempo;

TQSL é DQS diferencial de saída do tempo baixo;

tDQSQ recente strobe dados para dados em tempo válido;

TQH dados strobe à primeira dados inválidos não pode determinar se os dados é o tempo correto de 1;

Leia sincronismo

ODT (Terminação-) proporcionar a abertura e fecho a função de resistência de terminação que só pino DQ, DQS, / DQS e DM aberta;

o tempo de configuração de endereço / comando, o tempo de espera e de desclassificação

tis (tempo total de instalação) = tis (base) + tis

tih (tempo total de instalação) = tih (base) + tih

o tempo de configuração de dados, tempo de espera e de desclassificação

TDS (tempo de preparação total) = TDS (base) + tDS

TDH (tempo total de espera) = TDH (base) + tDH