Com o rápido desenvolvimento de produtos eletrônicos de consumo, o mercado de produtos de rede, a demanda por baixo custo, alta velocidade, baixo consumo de energia e versatilidade de sistemas embarcados para a indústria de design IC tem trazido maiores desafios, para alcançar funções mais complexas a-chip único, com um único chip consumo de energia mais integrado ao mesmo tempo, o custo aumenta. Atualmente, as questões da área de chip e consumo de energia restringir ainda mais melhorar o desempenho do chip, design área-eficiente, baixo consumo de energia cada vez mais importante no moderno design de chips, frequência, potência e área (PPA) é um indicador importante dos indicadores de desenho do circuito foram integrados a , o designer geralmente por ferramentas EDA antes folha de fluxo da área de chip e consumo de energia para fazer uma estimativa precisa, a área de chip e consumo de energia é um parâmetro de avaliação importante atenda aos requisitos do projeto.

IC design pode ser dividido de acordo com o nível de algoritmo nível de abstração projeto do sistema, cadastre-circuito lógico nível de transferência e um estágio de nível transistor. No projeto de IC com tecnologia submicron ultra-profundas, o design de baixo consumo de energia e área otimizado, mais significativa quanto maior o nível do transistor com os respectivos níveis do algoritmo de nível de sistema têm de pesquisa relacionada, o nível de otimização do efeito abstração. Documento descrever em detalhe os vários níveis no circuito digital integrado, cadastre-se estágios, estágios, etc. A corrente transistores tradicionais LPMM. Em que o sistema é principalmente adotado algoritmo de projeto cooperativo nível de hardware e software, gerenciamento de energia e outros métodos para reduzir o nível de consumo de energia do sistema. RTL técnicas de codificação, principalmente, técnicas de clock gating para reduzir o número de transições de sinal. nível lógico e de criação de nível transistor é conseguir um baixo consumo de energia do desenho expressão lógica, avançada tecnologia de fabrico ou semelhantes. Atualmente a principal área de chip reduzindo a introdução de novas tecnologias, uma lógica métodos de projeto de circuito para atingir a meta, Documento do projeto carry select circuito lógico para reduzir a área do chip. Baseado projeto de chip SoC um tapeout bem sucedida, a partir da área de otimização de nível de sistema e de baixa potência.

1 potência, área, análise do problema

O principal estática chip de potência e consumo de energia dinâmica , calculado poder portão de nível SoC estimada a fórmula (1):

O consumo de energia estática (celular vazamento de energia) é principalmente composto por uma estrutura de circuito CMOS resulta na corrente de fuga e o consumo de energia do circuito irrecuperáveis. o vazamento de energia pode encontrar o consumo de energia correspondente a partir do projeto de biblioteca processo uma vez que o projeto estiver concluído, o consumo de energia estática PLeakageTotal básico pode ser calculado. Com relação ao poder dinâmico, tem pouco efeito sobre o design IC consumo de energia estática , é insignificante, geralmente são basicamente design de baixo consumo de energia para o consumo de energia dinâmica.

Principalmente pelo curto-circuito de energia atual dinâmica (Power Cell Interno) e um (Switching Net Power) composição interruptor capacitor. PSwitching saída da porta da unidade de dispositivo é i capacitância de carga de carga e descarga de energia, TR (i) é a taxa de i-linha de sinal de transição, isto é, o sinal por unidade de tempo de baixa para alta, de alta para baixa salto de frequência plana; CColoque (i) é a saída do dispositivo de i transportador linha de porta capacitância.

PInternal é carregada e descarregada por os dispositivos de porta célula condensador, o consumo de energia P e N transistores transistores e desligar durante um curto-circuito é formado. TR (z) representa a taxa de transição de sinal do lado de saída do dispositivo. Como pode ser visto a partir da fórmula (3) e (4), e o sinal de transição de energia dinâmica, o condensador está directamente relacionada com, e afecta directamente a frequência de operação de salto de sinal e a carga e descarga do condensador, visto, a frequência PSwitching operacional, PInternal é uma correlação forte.

Uma área combinacional chip de lógica por área (Área Combinacional), e uma área tampão inversor (Buf / Inv Área), uma área não lógica combinacional-(Noncombinational Area) da composição e semelhantes. Nas condições do processo de submicron ultra-profundas, o circuito composição lógica utilizando um elemento de comutação de semicondutor ligado e desligado para alcançar as características operacionais de operações lógicas. Pelas obras do circuito de porta de comutação em uma freqüência diferente, o sinal do relógio é ajustado para reduzir a área, tais como otimizar o tempo de atraso canais lógicos diferentes, racionais de planejamento diferentes atrasos em diferentes partes do gatilho, realizando assim área de otimização .

A relação entre o nível de custos relacionados com o tamanho da área do chip, o consumo de energia do desempenho do chip. No caso preenche os requisitos funcionais do desenho, a área de menor custo, inferior, o consumo de energia, o desempenho mais estável. Medir a área e consumo de energia é um meio comum, com o objetivo de concluir o projeto foi concebido para manter o seu desempenho inalterado, foco em como otimizar ainda mais a área através da frequência dinâmica integrada e menor consumo de energia.

Projeto de Dinâmica da malha de freqüência 2

Para um design do sistema-on-chip, de acordo com as funções específicas dos requisitos de concepção do sistema, em geral, substancialmente tecnologia de chip de confirmação, que operam na gama de frequência operacional e outros parâmetros necessários, em segundo lugar de acordo com os constrangimentos requisitos de concepção de desenho do projecto, para simulação na ferramenta EDA com base na condição de restrição; finalmente, como um design completado, o processo de design, o poder e a área exacta estima FIG. Entre eles, apenas o engenheiro para responder ao disposto no valor de projeto, não há ajuste dinâmico da freqüência de operação através de múltiplos resultados da simulação principalmente contar com a experiência de engenheiros para projetar, através da experiência sobre o valor de uma determinada freqüência de operação, de acordo com o processo de design 1 por EDA ferramentas novamente simulação precisa e implementar o projeto. Concepção do fluxograma mostrado na Fig. 1 pode ser considerado um design de malha aberta. A vantagem do fluxo de trabalho de design é simples, mas a precisão freqüência ideal não é alta, a capacidade de corrigir automaticamente os fracos, para os engenheiros menos experientes, há um risco de alto consumo de energia e área.

(1) mostra que, a taxa de transição de sinal de cada nó determina o consumo de energia do chip, a taxa de transição de relógio do sinal de fonte é determinado, com base na área do chip análise está directamente relacionada com a frequência de trabalho. Este artigo não altera a concepção original do projecto, na concepção inicial do processo de circuito aberto (fig. 1), o estabelecimento e a realimentação de formação de canal, o parâmetro de ajuste da frequência dinâmica, frequência dinâmico de design ciclo (ver Figura 2) fechada. frequência dinâmica de circuito fechado área de criação e consumo de energia, os dados correspondentes no gabarito freqüência de operação múltipla e formação, para estabelecer uma freqüência de trabalho, poder, modelo matemático da área, considerando a área, energia, dois importantes indicadores, calcular o ideal frequência para o espaço otimizar operacional e reduzir o consumo de energia de design.

fluxo loop design frequência dinâmica mostrado na Figura 3, os seguintes passos principais:

requisitos de design (1) do projeto. Os requisitos funcionais de design do projeto, o alcance efetivo de restrições de tempo de gravação, etc., e confirmar a freqüência alvo.

(2) a simulação experimental. Script, dada a frequência do valor inicial, o uso do EDA integração de ferramentas, e dá Timing, relatório Area, Poder.

(3) o registo de dados. Gravar a pluralidade de conjuntos de diferentes frequências de funcionamento, área de pastilha, o consumo de energia e outros parâmetros pertinentes.

(4) os dados de triagem. função Hold inalterada, a triagem toda a área chip e consumo de energia do chip satisfazer as restrições de parâmetros específicos.

(5) modelo. A área de registro de dados são estabelecidos frequência, potência e frequência do modelo matemático.

(6) a solução óptima. Integrados dois modelos matemáticos, e freqüência de operação para obter a solução ideal.

Com base na frequência da dinâmica de circuito fechado, no que diz respeito à concepção de circuito aberto, o circuito de dinâmica precisão de criação de energia de alta fechada, seleccionando a frequência óptima de funcionamento para conseguir o consumo de energia reduzido e optimização da área, em segundo lugar adaptabilidade, o desenho de circuito fechado pode ser adaptado a diferentes projectos, sem que compreende engenheiros experientes, efetivamente reduzir os custos de experimentação e de projeto de erro, melhorar a eficiência do projeto. Com base em um? M 0,11 gravou com sucesso uma tecnologia de chip SoC, projecto frequência de funcionamento nominal é de 50 MHz, a verdadeira função do menor demanda de potência é de 36 MHz, utilizando o método de optimização adicional nesta área de um chip e reduz a potência desenho consumo.

3 experiência de simulação

O design de potência em circuito dinâmico fechado, rastreio por área de pastilha e de dados restrição chip de consumo de energia, respectivamente, é estabelecida pela curva zona de encaixe e o consumo de energia do ciclo de relógio & & modelo matemático do ciclo do relógio, como mostrado na FIG 4, a Fig. 5.

Em que a área de modelo matemático chip e ciclo de relógio 4 de fórmula (5):

Por cálculo mostra que o período de relógio t = 22 ms, a frequência de funcionamento f = 1 / T = 45 MHz é a solução ideal para este cartão. A Tabela 1 e Tabela 2, respectivamente, a frequência de funcionamento de 45 MHz e 50 MHz em teste de simulação de área de pastilha de gravação e os dados de consumo de energia do chip.

De acordo com a Tabela 1, Tabela 2 pode ser visto, o chip total a 45 MHz é a frequência operacional relativamente estreita de cerca de 0,59% do que a área do chip sob a frequência de operação original de 50 MHz, que reduzem a área de 1,17% a lógica combinacional, e uma área tampão inversor reduzido de 1,36%. Chip consumo de energia magnitude relativa mais pronunciada do que a área de optimização, o consumo de energia total do chip com a frequência de funcionamento de 45 MHz do que 9,01% de redução relativa do consumo de energia do chip sob a frequência de operação primária de 50 MHz, em que a corrente de curto-circuito e o consumo de energia são ligados condensador redução de 9,09%, 9,10%.

4 Conclusão

Manter o desenho original inalterado, de criação de nível de sistema dinâmico circuito de alimentação à base de papel, para reduzir ainda mais o tamanho e menor consumo de energia, através da recolha de dados e análise de simulação mostrou que: os métodos de optimização propostas destinadas a conseguir uma melhor área e optimização de energia, em o projeto real tem um certo valor de referência.

Referências

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Informação sobre o autor:

Zhan Ruidian 1,2, 1,2 Yangjia Chang

(1 núcleo do talão Microelectronics Co., Ltd. Foshan, Guangdong Foshan 528225; 2. College of Automation, Guangdong University of Technology, Guangzhou 510006, China)