Solte sobre os resultados destes dois dias, calculados usando ponto fixo decimal implementação Verilog FPGA, um total de papéis N, incluindo adição, multiplicação, divisão, raiz quadrada, quadrado, etc ...... Atualmente adição, multiplicação completou comissionamento, divisão, raiz quadrada e quadrado, etc. ainda completas ...... limitações de tempo, o Bowen diretamente ligados ao programa, a RTL simulação funcional gráficos de forma de onda e diagramas, esquemas algoritmo explicar parte do tempo de seguimento no suplementar ......

FPGA cálculo de ponto decimal (Verilog Version) o primeiro - víbora

O primeiro é qadd.v

arquivo testbench:

Com vista a obter após a síntese RTL de Synplify Pro:

ActiveHDL arquivo de script:

ActiveHDL simulação funcional gráfico de forma de onda:

Nota: Algumas pessoas podem ter encontrado, ha ha ha. Fonte de OpenCores, mas eu tenho que consertar o erro existe ......